`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    09:11:24 10/25/2012 
// Design Name: 
// Module Name:    hah 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module hah(
input clk,
output reg out
    );
	 
	 always@(posedge clk)
		out <= 1'b1;
		
endmodule

module hh #(parameter i=1)(
input clk,
output reg oo
);

hah #(3) u (out, clk);

endmodule
